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[IT뉴스]삼성 HBM4 수율 80% 반전···내년 상반기 SK하이닉스 잡나

온카뱅크관리자

2026-10-04 22:07:29

<div id="layerTranslateNotice" style="display:none;"></div> 1c 저수율 2024년 말 설계 수정 칩 키우고 커패시터·EUV 우선 TSV·적층 안정화 더해 수율 올려 SK 50%·삼성 33% 점유율 좁혀 
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 <img alt="삼성전자가 전시한 HBM4와 차세대 HBM4E. HBM4 베이스다이 웨이퍼와 HBM4E 코어다이 웨이퍼가 함께 공개돼 고대역폭메모리의 전공정부터 적층 구조까지 보여준다. /삼성전자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202610/04/552814-8XPEppr/20261004220125148lith.jpg" data-org-width="1080" dmcf-mid="zRhTTJtW1t" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202610/04/552814-8XPEppr/20261004220125148lith.jpg" width="658">
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 삼성전자가 전시한 HBM4와 차세대 HBM4E. HBM4 베이스다이 웨이퍼와 HBM4E 코어다이 웨이퍼가 함께 공개돼 고대역폭메모리의 전공정부터 적층 구조까지 보여준다. /삼성전자
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 삼성전자 HBM4 수율이 80% 안팎까지 올라온 배경에는 HBM의 재료가 되는 10나노급 6세대 1c D램의 설계 변화가 자리 잡고 있다. 삼성은 개발 초기 낮은 수율에 막힌 1c D램에서 주변회로 공간을 넓히고 칩 크기를 키웠다. 웨이퍼 한 장에서 최대한 많은 칩을 뽑는 대신 HBM 적층까지 살아남는 양품 다이를 늘리는 방향으로 제조 기준을 돌렸다.
 4일 반도체 업계와 삼성전자 공식 자료를 종합하면 변화는 2024년 말부터 본격화됐다. 업계 고위관계자는 여성경제신문에 삼성의 HBM 생산성 개선 과정에서 D램 설계를 큰 폭으로 손본 것이 수율 개선으로 이어졌다는 취지로 설명했다.
 삼성은 HBM4 코어다이에 경쟁사보다 한 세대 앞선 1c D램을 적용했다. 최선단 공정을 먼저 쓰면 전력효율과 성능에서 유리하지만 초기 제조 수율을 확보하기 어렵다. 2025년 9월 HBM4용 1c D램은 콜드테스트 기준 약 35% 수준까지 떨어졌다는 업계 평가도 나왔다.
 삼성은 핵심 회로의 미세화 수준을 유지하면서 주변부 회로에는 공간을 더 줬다. 전체 다이 면적도 커졌다. 회로와 배선 사이 여유가 늘면서 공정 편차를 받아들일 수 있는 마진도 확보됐다.
 커패시터와 EUV 공정도 함께 손질했다. 커패시터는 두께를 늘리고 높이를 낮춰 구조 안정성을 확보하는 방향으로 조정된 것으로 알려졌다. 당초 8~9개 레이어까지 검토됐던 EUV 적용 범위도 6~7개 수준으로 줄었다. 최선단 1c 공정을 유지하면서 제조 난도와 원가를 동시에 낮추려는 조정이었다.
 이 변화가 HBM에서 갖는 효과는 범용 D램보다 크다. HBM4 12단 제품에는 12개의 D램 코어다이가 들어간다. 양품 코어다이가 부족하면 생산 가능한 HBM 숫자부터 줄고 적층 이후 불량이 발생하면 베이스다이와 TSV, 본딩·패키징 비용까지 손실로 이어진다.
 HBM4에서는 연결 구조도 복잡해졌다. 데이터 I/O가 HBM3E의 1024개에서 2048개로 두 배 늘면서 TSV와 배선 밀도가 높아졌다. 다이 면적에 여유가 생기면 TSV 배치와 신호·열 관리에서도 제조 부담을 낮출 수 있다.
 작게 많이 찍던 D램 계산법 뒤집기 웨이퍼당 칩 줄이고 살린 다이 늘려
 1c 수율이 안정된 뒤에는 후공정이 따라왔다. 삼성은 TSV와 TC-NCF 적층, 베이스다이 연결, 열·신호 특성을 함께 조정했다. 올해 2월 양산 초기 60%를 밑돈 것으로 알려진 HBM4 완제품 수율은 8월 80% 선에 접근했고 최근에도 80% 안팎을 유지하는 것으로 업계는 파악하고 있다. 삼성전자는 개별 HBM 제품의 수율을 공개하지 않는다.
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 삼성은 지난 2월 1c D램과 자체 파운드리 4나노 로직 베이스다이를 결합한 HBM4 양산 출하를 공식 발표했다. 안정 동작속도는 11.7Gbps, 최대 13Gbps이며 단일 스택 최대 대역폭은 3.3TB/s다. 지난 3월에는 AMD 차세대 AI 가속기 인스팅트 MI455X용 HBM4 우선 공급업체로도 지정됐다.
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 <img alt="젠슨 황 엔비디아 CEO와 삼성전자 관계자들이 HBM4 웨이퍼를 들고 기념촬영하고 있다. 왼쪽 웨이퍼에는 'AMAZING HBM4!'라는 문구가 적혀 있다. AI 가속기의 연산성능 경쟁이 HBM과 베이스다이, 인터페이스·패키징까지 확장되고 있음을 보여주는 장면이다. /삼성전자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202610/04/552814-8XPEppr/20261004220126439oted.jpg" data-org-width="1080" dmcf-mid="q8yHHgUZZ1" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202610/04/552814-8XPEppr/20261004220126439oted.jpg" width="658">
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 젠슨 황 엔비디아 CEO와 삼성전자 관계자들이 HBM4 웨이퍼를 들고 기념촬영하고 있다. 왼쪽 웨이퍼에는 'AMAZING HBM4!'라는 문구가 적혀 있다. AI 가속기의 연산성능 경쟁이 HBM과 베이스다이, 인터페이스·패키징까지 확장되고 있음을 보여주는 장면이다. /삼성전자
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 35%까지 흔들린 1c서 HBM4 80%까지 SK하이닉스와 격차 37%P→17%P 축소
 수율 회복은 HBM 시장 경쟁에도 반영되고 있다. 카운터포인트리서치에 따르면 올해 2분기 글로벌 HBM 시장의 매출 기준 점유율은 SK하이닉스 50%, 삼성전자 33%, 마이크론 18%였다. 1분기에는 SK하이닉스가 58%, 삼성전자가 21%였다. 삼성은 한 분기 만에 12%포인트를 높였고 양사의 격차는 37%포인트에서 17%포인트로 줄었다.
 다음 승부처는 HBM4 물량이다. 삼성은 올해 HBM4 양산을 시작한 뒤 출하량을 늘리고 있고 시장조사업계도 HBM 시장의 중심이 HBM3E에서 HBM4로 이동하면서 삼성의 점유율 상승 폭이 커질 가능성을 주시하고 있다. 대신증권은 삼성전자 HBM 출하량이 올해 약 110억Gb에서 2027년 약 200억Gb로 늘어 SK하이닉스와 비슷한 규모에 접근할 것으로 전망했다. UBS도 2027년 양사의 HBM 점유율 격차가 크게 줄어드는 시나리오를 제시했다.
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 삼성의 HBM4 반전은 패키징 공정만의 결과가 아니다. 1c D램에서 칩 면적 일부를 내주고 제조 마진을 확보한 뒤 TSV와 적층공정을 안정시키면서 완제품 수율을 80% 수준까지 끌어올렸다. 현재 HBM 시장 점유율은 SK하이닉스 50%, 삼성전자 33%. HBM4 출하가 본격적으로 늘어나는 내년 상반기에는 17%포인트까지 줄어든 격차를 삼성전자가 얼마나 더 좁힐지가 승부처가 된다.
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 <img alt="반도체 칩이 반복 배열된 삼성전자 D램 웨이퍼. 웨이퍼 한 장에서 확보하는 다이 수와 각 다이의 양품률은 D램 생산성을 결정하는 핵심 변수다. HBM 시대에는 적층공정까지 통과할 양품 다이를 안정적으로 확보하는 중요성이 더 커지고 있다. /삼성전자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202610/04/552814-8XPEppr/20261004220127756gwod.jpg" data-org-width="1080" dmcf-mid="BCuBBCPKZ5" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202610/04/552814-8XPEppr/20261004220127756gwod.jpg" width="658">
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 반도체 칩이 반복 배열된 삼성전자 D램 웨이퍼. 웨이퍼 한 장에서 확보하는 다이 수와 각 다이의 양품률은 D램 생산성을 결정하는 핵심 변수다. HBM 시대에는 적층공정까지 통과할 양품 다이를 안정적으로 확보하는 중요성이 더 커지고 있다. /삼성전자
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 ☞ 1c D램 = 삼성전자의 10나노급 6세대 D램 공정이다. HBM4는 이런 D램 여러 장을 수직으로 쌓아 데이터 처리속도와 대역폭을 높인 4세대 고대역폭메모리다. 삼성 HBM4는 1c D램과 4나노 로직 베이스다이를 결합하고 데이터 입출력 통로를 HBM3E의 1024개에서 2048개로 늘렸다.
 ☞ TSV·TC-NCF·EUV = TSV는 D램 칩에 미세한 구멍을 뚫어 위아래 칩을 전기적으로 연결하는 기술이다. TC-NCF는 열과 압력을 가하면서 절연필름을 사이에 두고 여러 칩을 쌓는 패키징 방식이다. EUV는 극자외선으로 미세 회로를 그리는 노광 기술이다. HBM 수율은 D램 자체의 양품률뿐 아니라 TSV 가공과 적층, 본딩까지 모두 정상적으로 끝나야 완성된다.
 여성경제신문 이상헌 기자 liberty@seoulmedia.co.kr
 *여성경제신문 기사는 기자 또는 외부 필자가 작성 후 AI를 이용해 교정·교열하고 문장을 다듬었음을 밝힙니다. 기사에 포함된 이미지 중 AI로 생성한 이미지는 사진 캡션에 밝혀두었습니다.
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