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차선용 SK하이닉스 미래기술연구원장(CTO)

SK하이닉스가 10나노미터(㎚) 이하 차세대 D램 기술 로드맵을 수립했다. 반도체 회로 고집적과 수직 적층 등 혁신 기술로 시장 주도권을 이어간다는 전략이다.

SK하이닉스는 일본 교토에서 8일부터 12일까지 진행하는 세계 최고 권위 학술대회 'IEEE VLSI 심포지엄 2025'에서 차세대 D램 기술 혁신 방향을 제시했다.

차선용 SK하이닉스 미래기술연구원장(CTO)은 3일차 기조연설에서 “현재의 테크 플랫폼(여러 세대에 적용 가능한 기술 기반)을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다”며 “이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F² VG 플랫폼과 3D D램 기술을 준비해 기술 한계를 돌파하겠다”고 밝혔다.

현재 최신 D램은 약 11~12나노 수준의 회로 선폭까지 진화했는데, 회사는 그보다 더 미세한 10나노 이하 시대를 신기술로 대응하겠다는 것이다.

차 CTO가 제시한 4F² VG 플랫폼은 D램 데이터 저장 단위인 '셀'을 더 많이 집적하는 기술이다. F는 반도체 최소 선폭을 의미하는데, 4F²는 한개 셀이 2F×2F 면적을 차지한다. 현재 D램 주류인 6F²(3F×2F)보다 하나의 칩에 더 많은 셀을 넣을 수 있다.

또 D램에서 트랜지스터 스위치 역할을 담당하는 게이트를 수직으로 세운 'VG(Vertical Gate)' 구조로, D램 성능을 대폭 개선할 것으로 기대했다. SK하이닉스는 여기에 D램 셀을 제어하는 회로 영역을 따로 배치하는 웨이퍼 본딩 기술을 적용하면 전기적 특성까지 개선될 것으로 예상했다.

SK하이닉스는 3D D램도 차세대 D램 기술의 핵심 축으로 제시했다. 3D D램은 D램 셀을 낸드 플래시처럼 적층하는 기술로, 보다 많은 용량을 저장할 수 있다. 적층 수에 따라 제조 비용이 증가할 수 있지만 회사는 기술 혁신으로 비용 한계를 극복하고 경쟁력을 확보한다는 방침이다.

차 CTO는 핵심 소재와 D램 구성 요소 전반에 기술 고도화를 추진, 향후 30년간 D램 기술 진화를 지속할 수 있는 기반을 구축한다는 계획도 전했다.

그는 “2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았으나 지속적인 기술 혁신으로 현재에 이르게 됐다“며 “앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다”고 밝혔다.

행사 마지막 날인 12일에는 박주동 SK하이닉스 부사장(차세대D램 TF 담당)이 발표자로 나선다. 이 자리에서 VG와 웨이퍼 본딩 기술을 적용해 D램의 전기적 특성을 확인한 최신 연구 결과도 공개할 예정이다.

차선용 SK하이닉스 미래기술연구원장이 IEEE VLSI 2025 3일차 기조연설에서 '지속가능한 미래를 위한 D램 기술의 혁신 주도'를 주제로 발표했다.

권동준 기자 djkwon@etnews.com

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