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[IT뉴스]"EMIB, 칩당 70개 이상 쓰인다"…인텔, AI칩 대면적화에 수혜 전망

온카뱅크관리자

2026-11-05 10:47:26

<div id="layerTranslateNotice" style="display:none;"></div> 최첨단 패키징 'EMIB-T' 성장 기대…TSMC와 시장 격돌 
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 (지디넷코리아=장경윤 기자)인텔이 자사 최첨단 패키징 기술인 'EMIB(임베디드 멀티-다이 인터커넥트 브릿지)'의 탑재량 확대를 전망했다. AI 반도체 대면적화에 따른 효과다.
 올해 상용화된 AI 반도체는 120x120mm 패키지 크기에 고대역폭메모리(HBM) 12개, EMIB 브릿지 20개 이상을 집적한다. 향후 개발될 240x240mm 패키지 크기의 AI 반도체는 32개 이상의 HBM, 70개 이상의 브릿지를 통합할 것으로 예상된다.
 이규오 인텔 파운드리 패키징 이사는 지난 4일 부산 파라다이스호텔에서 열린 'ISMP(International Symposium on Microelectronics Packaging) 2026'에서 이같이 밝혔다.
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 <img alt="인텔의 2.5D 패키징 기술인 EMIB-T의 개념도(사진=인텔)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202611/05/ZDNetKorea/20261105103822523molt.jpg" data-org-width="640" dmcf-mid="fn5bAVe4o3" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202611/05/ZDNetKorea/20261105103822523molt.jpg" width="658">
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 인텔의 2.5D 패키징 기술인 EMIB-T의 개념도(사진=인텔)
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 인텔, TSMC와 최첨단 패키징 시장 격돌…"EMIB, 웨이퍼 활용률 90%"
 EMIB는 인텔이 자체 개발한 최첨단 패키징 기술의 일종이다. 현재 업계는 HBM과 시스템 반도체를 하나의 패키지로 연결하기 위해, 실리콘 인터포저라는 얇은 막을 삽입한다. 인터포저를 활용하면 각 칩의 회로를 더 밀도있게 연결할 수 있다. 통상 '2.5D 패키징'이라고 부른다.
 EMIB는 인터포저 대신 소형 실리콘 브릿지로 칩과 칩을 연결한다. 필요한 부분에만 실리콘 브릿지를 배치하는 기술로, 인터포저 대비 비용 효율성이 높다. 인터포저의 웨이퍼 활용률은 60% 수준인 반면, 브릿지는 90% 이상이라는 게 인텔의 설명이다.
 덕분에 EMIB는 기존 최첨단 패키징 시장의 강자인 TSMC의 대안으로 주목받고 있다. 특히 브릿지 내부에 실리콘관통전극(TSV)를 삽입해 전력 전송 통로를 만든 'EMIB-T'에 대한 평가가 긍정적이다. 현재 구글, 아마존 등 글로벌 빅테크 기업들이 자사 AI 반도체에 EMIB-T를 적용할 계획인 것으로 알려졌다.
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 <img alt="XPU(연산장치)와 HBM4 모듈을 연결한 EMIB-T 구현 사례. (사진=인텔 파운드리)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202611/05/ZDNetKorea/20261105103823828zaou.jpg" data-org-width="640" dmcf-mid="bH2JTowacc" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202611/05/ZDNetKorea/20261105103823828zaou.jpg" width="658">
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 XPU(연산장치)와 HBM4 모듈을 연결한 EMIB-T 구현 사례. (사진=인텔 파운드리)
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 AI칩 대면적화 수혜…"향후 HBM 32개, 브릿지 70개 이상 탑재될 것"
 AI 반도체 칩 크기가 확대되는 추세 역시 인텔에게는 기회다. 차세대 AI 반도체는 보다 높은 성능 구현을 위해 더 많은 시스템반도체와 HBM을 집적해야 한다. 이에 각 칩을 연결하는 브릿지 수도 함께 늘어나는 구조다.
 구체적으로, 올해 상용화된 AI 반도체의 전체 패키지 크기는 최대 120x120mm, HBM 탑재 수는 12개다. 이 경우 EMIB 브릿지는 20개 이상 탑재된다.
 현재 개발 중인 AI 반도체는 패키지 크기 120x180mm는 이상을 목표로 하고 있다. HBM 탑재 수는 16개 이상이다. 이 경우 EMIB는 38개 이상 집적된다.
 인텔은 향후 AI 반도체 패키지 크기가 240x240mm까지 확대되고, HBM은 32개 이상 탑재될 것으로 내다봤다. 이 경우 필요한 브릿지 수량은 70개 이상까지 확대될 전망이다.
 이 이사는 "EMIB-T는 필요한 지점에만 고밀도 실리콘을 배치하면서, 칩 대형화 요구에 유연하게 대응할 수 있는 아키텍처를 제공한다"며 "AI 반도체 성능을 고려하면 모든 브릿지에 TSV를 탑재하는 것이 트렌드가 될 것"이라고 설명했다.
 장경윤 기자(jkyoon@zdnet.co.kr)
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