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[IT뉴스]인텔, 256코어 '다이아몬드 래피즈'로 AI 데이터센터 정조준

온카뱅크관리자

2026-08-28 15:07:25

<div id="layerTranslateNotice" style="display:none;"></div> CBB·패브릭 허브로 CPU 모듈화... 18A-P·포베로스·UCIe-S 등 총동원 
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 (지디넷코리아=권봉석 기자)인텔이 매년 8월 열리는 반도체 업계 연례 행사 '핫칩스 2026'을 통해 내년 출시할 차세대 데이터센터용 '다이아몬드 래피즈' 프로세서 세부 구조를 공개했다.
 다이아몬드 래피즈는 최대 256개의 P(퍼포먼스) 코어와 1.28GB 최종레벨캐시(LLC), 12800MT/s 고대역폭 메모리를 지원하는 프로세서다.
 인텔은 단순히 코어 수를 늘리는 데 그치지 않고 CPU 코어와 메모리·입출력(I/O)을 분리한 뒤 3D 적층과 칩렛 인터페이스로 연결하는 새로운 구조를 적용했다.
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 <img alt="P코어 기반 차세대 제온 프로세서 '다이아몬드래피즈'. 내년 출시 예정이다. (자료=인텔)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150353677medc.jpg" data-org-width="640" dmcf-mid="0zqRi3oMoP" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150353677medc.jpg" width="658">
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 P코어 기반 차세대 제온 프로세서 '다이아몬드래피즈'. 내년 출시 예정이다. (자료=인텔)
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 인텔이 처음 제품에 적용한 '팬아웃 패브릭' 구조를 기반으로 컴퓨트 빌딩 블록(CBB)을 필요한 만큼 확장하고 중앙의 패브릭 허브를 통해 메모리와 I/O를 통합하는 방식이다.
 제온6부터 시작된 '칩렛 전환'…다이아몬드 래피즈로 확대
 인텔은 5세대 제온 프로세서까지 모든 구성 요소를 한 다이(Die) 안에 넣는 모놀리식 설계를 꾸준히 유지했다. 그러나 2024년 출시한 제온6 프로세서부터는 생산 공정의 수율 등을 감안해 CPU 코어를 최대 3개 타일에 분할해 집적하는 방식으로 전환했다.
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 <img alt="E코어 제온6+(클리어워터 포레스트) 시제품. (사진=지디넷코리아)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150355003asoj.jpg" data-org-width="640" dmcf-mid="p1UPR5J6j6" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150355003asoj.jpg" width="658">
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 E코어 제온6+(클리어워터 포레스트) 시제품. (사진=지디넷코리아)
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 올해 정식 출시한 E(에피션트) 코어 기반 제온6+(클리어워터 포레스트) 부터는 CPU 코어를 구성하는 타일을 분리한 구조를 적용했다.
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 <img alt="다이아몬드 래피즈에 적용된 팬아웃 패브릭 구조. (자료=인텔)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150356264whwc.jpg" data-org-width="640" dmcf-mid="PRzNkKwaA0" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150356264whwc.jpg" width="658">
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 다이아몬드 래피즈에 적용된 팬아웃 패브릭 구조. (자료=인텔)
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 다이아몬드 래피즈 역시 제온6+와 비슷하게 설계됐다. CPU 코어를 최대 64개 모을 수 있는 '컴퓨트 빌딩 블록(CBB)' 4개, 그리고 입출력과 메모리를 관리하는 '패브릭 허브' 등으로 구성됐다.
 CPU 코어는 CBB, 메모리·I/O는 패브릭 허브에 배치
 컴퓨트 빌딩 블록은 다시 CPU 코어만 모은 '코어 칩렛', 캐시 메모리와 패브릭 허브 연결을 담당하는 '베이스 타일' 등 두 개로 구성된다.
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 <img alt="컴퓨트 빌딩 블록(CBB). 최대 16개 코어를 담은 코어 칩렛과 베이스 타일로 구성된다. (자료=인텔)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150357622lwnq.jpg" data-org-width="579" dmcf-mid="QmBAD2mjA3" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150357622lwnq.jpg" width="658">
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 컴퓨트 빌딩 블록(CBB). 최대 16개 코어를 담은 코어 칩렛과 베이스 타일로 구성된다. (자료=인텔)
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 코어 칩렛에는 최대 16개 코어를 담을 수 있다. 64코어를 구성하려면 코어 칩렛 4개를 모아야 한다. 인텔은 "한 베이스 타일 당 코어 칩렛 수, 그리고 프로세서 당 컴퓨트 빌딩 블록 수는 요구 성능이나 전력 소모 등에 맞춰 조절 가능하다"고 설명했다.
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 <img alt="메모리와 입출력, 각종 가속기를 내장한 패브릭 허브. (자료=인텔)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150358906urgu.jpg" data-org-width="640" dmcf-mid="xfRSWiHlgF" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150358906urgu.jpg" width="658">
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 메모리와 입출력, 각종 가속기를 내장한 패브릭 허브. (자료=인텔)
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 패브릭 허브는 컴퓨트 빌딩 블록을 제어하고 PCI 익스프레스 6.0 128레인, 16채널 DDR5 메모리 입출력을 담당한다. 각종 연산을 가속하는 가속기, 메모리 컨트롤러도 함께 내장된다.
 모든 구성 요소에 인텔 자체 공정 적용
 다이아몬드 래피즈의 모든 생산 공정과 패키징은 인텔 파운드리 자체 역량을 활용한다. 컴퓨트 빌딩 블록의 기초가 되는 베이스 타일은 극자외선(EUV) 기반 인텔 3-T, CPU를 담은 코어 칩렛은 인텔 18A-P 공정에서 생산된다.
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 <img alt="다이아몬드 래피즈 각 구성 요소별 적용 공정. (자료=인텔)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150400149lziy.jpg" data-org-width="640" dmcf-mid="ymkXtA0HAt" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150400149lziy.jpg" width="658">
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 다이아몬드 래피즈 각 구성 요소별 적용 공정. (자료=인텔)
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 인텔 3-T는 2024년 공개된 3나노급 '인텔 3' 공정을 기반으로 반도체를 수직으로 쌓아올리는 것을 고려해 실리콘 관통전극(TSV)을 추가한 파생 공정이다. 이미 제온6+의 베이스 타일로도 활용됐다.
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 <img alt="인텔 18A/인텔 18A-P 공정 전력 소모와 성능 비교표. (자료=인텔 파운드리)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150401440fkbp.jpg" data-org-width="640" dmcf-mid="WNFQe1iPj1" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150401440fkbp.jpg" width="658">
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 인텔 18A/인텔 18A-P 공정 전력 소모와 성능 비교표. (자료=인텔 파운드리)
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 인텔 18A-P는 작년 말부터 양산에 들어간 1.8나노급 '인텔 18A'를 데이터센터용 CPU와 AI·고성능컴퓨팅(HPC) 생산에 맞도록 개선했다. 인텔 18A 대비 같은 전력 적용시 9% 더 높은 성능을 낸다. 또 성능이 같을 경우 전력 소비를 최대 18% 절감할 수 있다.
 3D 적층에 UCIe-S까지... 칩렛 연결 방식도 바꿨다
 베이스 타일과 코어 칩렛을 연결하는 데는 인텔 반도체 적층 기술 '포베로스 3D 다이렉트'가 적용됐다. 두 반도체 사이 구리 접점을 직접 맞닿게 해 저항을 줄이는 가장 최신 기술이다.
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 <img alt="컴퓨트 빌딩 블록 구성 요소 연결에는 포베로스 3D 다이렉트, 다이간 통신에 UCIe-S를 이용한다. (자료=인텔)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150402724hgth.jpg" data-org-width="640" dmcf-mid="YOybVv8Bo5" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150402724hgth.jpg" width="658">
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 컴퓨트 빌딩 블록 구성 요소 연결에는 포베로스 3D 다이렉트, 다이간 통신에 UCIe-S를 이용한다. (자료=인텔)
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 컴퓨트 빌딩 블록과 패브릭 허브 등 다이 간 연결에는 UCIe-S 16G를 이용한다.
 UCIe(유니버설 칩렛 인터커넥트 익스프레스)는 서로 다른 제조사와 공정에서 생산된 반도체를 연결할 수 있는 개방형 표준이다.
 <figure class="figure_frm origin_fig" contents-hash="031ff4fb8c1959af116f67ee3041043c0fd379f6e0d94e609abe29982485d385" dmcf-pid="HHDISRyOjd" dmcf-ptype="figure">
 <img alt="E코어 제온6+(클리어워터 포레스트)에 적용된 포베로스 다이렉트 기술. 구리 접점으로 서로 다른 두 반도체를 직접 연결한다." class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150404048hcwm.jpg" data-org-width="640" dmcf-mid="GvwCveWIkZ" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150404048hcwm.jpg" width="658">
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 E코어 제온6+(클리어워터 포레스트)에 적용된 포베로스 다이렉트 기술. 구리 접점으로 서로 다른 두 반도체를 직접 연결한다.
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 인텔은 이미 평면상의 반도체를 연결할 수 있는 EMIB 기술을 가지고 있다. 그러나 UCIe-S는 일반 반도체 기판의 배선만으로 각종 신호와 데이터를 연결해 생산 비용과 복잡도를 줄일 수 있다는 이점을 지녔다.
 UCIe-S를 이용해 인텔 이외 회사에서 생산된 AI 가속기 등을 연결하기 위한 가능성도 열어뒀다.
 레지스터 32개로 늘리고 AI 명령어도 강화
 다이아몬드 래피즈에는 인텔과 AMD 협업의 결과물 중 하나인 '고급성능확장(APX)'도 포함된다. CPU 안에서 일반적인 연산을 담당하는 '범용 레지스터(GPR)'를 현행 16개에서 최대 32개까지 늘려 더 많은 값을 저장하고 불필요한 데이터 입출력을 줄였다.
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 <img alt="인텔과 AMD가 공동 정의한 APX가 다이아몬드 래피즈에 적용된다. (자료=인텔)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150405298ajfh.jpg" data-org-width="640" dmcf-mid="H7ArIPlwoX" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150405298ajfh.jpg" width="658">
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 인텔과 AMD가 공동 정의한 APX가 다이아몬드 래피즈에 적용된다. (자료=인텔)
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 APX는 기존 x86 서버용으로 설계된 소프트웨어와 호환성도 확보하고 있다. 인텔은 "다이아몬드 래피즈 등 새 프로세서에 맞게 소프트웨어를 다시 컴파일만 하면 늘어난 레지스터를 활용해 성능 향상을 기대할 수 있다"고 설명했다.
 AI 연산 등에 쓰이는 명령어인 AVX 10.2는 FP8(실수 8비트), FP16(실수 16비트), BF16 등 고성능 처리에 최적화됐다.
 CPU의 역할 변화에 대응한 '모듈화'
 다이아몬드 래피즈의 핵심은 256코어라는 숫자보다 모듈화에 있다. 인텔은 모놀리식 다이에서 타일 구조로 이동한 뒤, 코어·캐시·I/O를 각각 최적의 공정에서 생산하고 패키지 단계에서 하나의 프로세서로 결합하는 방향으로 진화했다.
 <figure class="figure_frm origin_fig" contents-hash="a7477c78d8acfecff312b59c990c67df1e777fee49b7fd3e9830f04fc3a6f6ce" dmcf-pid="Uf1UqOKpAf" dmcf-ptype="figure">
 <img alt="다이아몬드 래피즈 주요 제원. (자료=인텔)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150406632bzgc.jpg" data-org-width="640" dmcf-mid="XyNDs8CEaH" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150406632bzgc.jpg" width="658">
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 다이아몬드 래피즈 주요 제원. (자료=인텔)
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 이는 AI 데이터센터에서 CPU의 역할이 단순한 범용 연산을 넘어 GPU·AI 가속기·메모리 확장 장치를 연결하고 제어하는 방향으로 확대되고 있음을 보여준다.
 <figure class="figure_frm origin_fig" contents-hash="05762abd161f5b0c8863c5fee88dabbe1f113ae2eab848cbffcecb85134272f5" dmcf-pid="78F7bC2uj2" dmcf-ptype="figure">
 <img alt="AMD는 올 3분기부터 공급할 서버용 프로세서 '베니스'를 TSMC N2 공정에서 생산한다. (사진=AMD)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150406913gijf.jpg" data-org-width="640" dmcf-mid="ZHNDs8CEAG" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/28/ZDNetKorea/20260828150406913gijf.jpg" width="658">
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 AMD는 올 3분기부터 공급할 서버용 프로세서 '베니스'를 TSMC N2 공정에서 생산한다. (사진=AMD)
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 다이아몬드 래피즈는 내년 출시 예정이다. 경쟁사인 AMD는 한 발 앞서 2나노급 공정에서 생산한 차세대 에픽 프로세서 '베니스'를 3분기부터 시장에 공급 예정이다. 실제 성능과 전력 효율 등에서 두 제품간 점유율 경쟁이 벌어질 전망이다.
 권봉석 기자(bskwon@zdnet.co.kr)
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