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[IT뉴스]인텔, 고개구율 EUV 상용화 선점...TSMC·삼성보다 앞서

온카뱅크관리자

2026-07-16 14:47:32

<div id="layerTranslateNotice" style="display:none;"></div> ASML "인텔 18A 기반 코어 울트라 시리즈3 일부 레이어에 적용" 
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 (지디넷코리아=권봉석 기자)미국 종합반도체기업(IDM) 인텔이 네덜란드 반도체 노광장비업체 ASML의 고개구율(High-NA) 극자외선(EUV)를 활용해 첫 상용 생산에 돌입했다. 연구개발(R&amp;D)과 시험 생산에 머물던 고개구율 EUV가 실제 판매 제품에 적용된 것은 이번이 처음이다.
 ASML은 15일(현지시간) 2분기 실적발표에서 "인텔이 코어 울트라 시리즈3(팬서레이크) 생산에 고개구율 EUV를 활용하고 있으며 양산에 필요한 수율과 생산 안정성도 확보했다"고 밝혔다.
 인텔은 지난 해 말까지 "1.8나노급 인텔 18A 공정에 고개구율 EUV를 적용하지 않는다"고 밝힌 바 있다.
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 <img alt="미국 오레곤 주 힐스보로 소재 인텔 시설에 반입된 ASML 고개구율 EUV 장비 '트윈스캔 EXE:5000'. (사진=인텔)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143753232qejd.jpg" data-org-width="640" dmcf-mid="QjuG2u0HA9" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143753232qejd.jpg" width="658">
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 미국 오레곤 주 힐스보로 소재 인텔 시설에 반입된 ASML 고개구율 EUV 장비 '트윈스캔 EXE:5000'. (사진=인텔)
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 그러나 인텔 18A 공정에서 생산되는 실제 제품에 고개구율 EUV를 활용해 인텔 기존 전략이 일부 수정됐음을 보여준다.
 공정 미세화 달성 핵심 기술 '고개구율 EUV'
 고개구율 EUV는 현재 0.33 수준인 EUV 개구수(NA)를 0.55까지 높여 더 미세한 회로를 구현할 수 있는 차세대 노광기술이다. 회로를 여러 번 그려 겹치는 멀티 패터닝 과정이 줄어드는 것은 물론 같은 회로를 더 적은 공정으로 구현해 효율을 높일 수 있다.
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 <img alt="10나노급 공정에서 제조된 10세대 코어 프로세서의 웨이퍼 중 일부. (사진=지디넷코리아)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143754528wyly.jpg" data-org-width="610" dmcf-mid="xngPDgnQNK" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143754528wyly.jpg" width="658">
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 10나노급 공정에서 제조된 10세대 코어 프로세서의 웨이퍼 중 일부. (사진=지디넷코리아)
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 대만 TSMC와 삼성전자는 일정 부분 위험을 감수하고 EUV를 선택한 반면 인텔은 과거 기술인 심자외선(DUV)에 머물렀다. 그러나 이 선택 때문에 2010년대 이후 10나노 이하 공정에서 경쟁사에 우위를 내주기 시작했다.
 인텔은 2021년 팻 겔싱어 전 CEO 취임 이후 TSMC와 격차를 따라잡기 위해 고개구율 EUV를 승부수로 삼았다.
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 <img alt="인텔은 2024년 1월 미국 오레곤 주 소재 반도체 생산시설에 ASML 고개구율 EUV 노광장비 '트윈스캔 5000' 반입을 마쳤다. (사진=인텔)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143755935yjjs.jpg" data-org-width="640" dmcf-mid="yS8ud8V7ab" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143755935yjjs.jpg" width="658">
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 인텔은 2024년 1월 미국 오레곤 주 소재 반도체 생산시설에 ASML 고개구율 EUV 노광장비 '트윈스캔 5000' 반입을 마쳤다. (사진=인텔)
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 2023년 12월 세계 최초로 ASML 고개구율 EUV를 미국 오리건주 힐스보로에 설치했다. 이후 2024년 4월 장비 설치와 초기 가동을 완료하고 시험 웨이퍼 노광을 시작했다. 작년 12월에는 2세대 장비인 '트윈스캔 EXE:5200B'를 인수했다.
 "인텔 18A에는 안 쓴다"던 전략 변화, 공정 검증 앞당겨
 인텔은 당초 1.8나노급 '인텔 18A' 공정에는 기존 0.33NA EUV를 유지하고, 고개구율 EUV는 후속 공정인 1.4나노급 '인텔 14A'부터 본격 활용한다는 계획을 가지고 있었다.
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 <img alt="인텔 파운드리 공정 로드맵 (2025년 4월 기준, 자료=인텔 파운드리)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143757230aget.jpg" data-org-width="640" dmcf-mid="WYZboMPKNB" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143757230aget.jpg" width="658">
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 인텔 파운드리 공정 로드맵 (2025년 4월 기준, 자료=인텔 파운드리)
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 또 고개구율 EUV의 경제성과 생산성을 충분히 검증한 뒤 차세대 공정에 적용하는 것이 합리적이라는 입장을 유지해 왔다.
 작년 인텔은 "인텔 18A는 이미 설계를 마친 상태였기 때문에 새로운 노광 기술을 적용하기에는 개발 일정과 공정 안정성 측면에서 부담이 크다"고 밝힌 바 있다.
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 <img alt="인텔 14A 웨이퍼 시제품을 소개하는 나가 찬드라세카란 인텔 파운드리 COO. (사진=인텔 파운드리)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143757465uiph.jpg" data-org-width="640" dmcf-mid="YpVnlwkLgq" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143757465uiph.jpg" width="658">
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 인텔 14A 웨이퍼 시제품을 소개하는 나가 찬드라세카란 인텔 파운드리 COO. (사진=인텔 파운드리)
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 그러나 고개구율 EUV의 공정 검증이 예상보다 빠르게 진척되며 이런 전략에도 변화가 생긴 것으로 보인다.
 팬서레이크 일부 레이어에 적용…"듀얼 인증" 완료
 ASML은 15일 "고개구율 EUV가 노트북용 프로세서인 인텔 코어 울트라 시리즈3(팬서레이크)를 구성하는 일부 핵심 레이어에 활용되고 있다"고 밝혔다. 이 계층을 제외한 나머지 레이어는 여전히 기존 0.33NA EUV 장비로 생산된다.
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 <img alt="인텔 18A 공정에서 생산된 코어 울트라 시리즈3(팬서레이크) 컴퓨트 타일 웨이퍼. (사진=지디넷코리아)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143757707yqva.jpg" data-org-width="640" dmcf-mid="G519aex2gz" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143757707yqva.jpg" width="658">
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 인텔 18A 공정에서 생산된 코어 울트라 시리즈3(팬서레이크) 컴퓨트 타일 웨이퍼. (사진=지디넷코리아)
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 즉 인텔 18A로 생산되는 CPU 타일 전체에 고개구율 EUV를 적용하는 대신 비용 대비 효과가 큰 공정부터 단계적으로 적용해 위험을 줄이고 있는 것이다.
 ASML에 따르면 인텔이 고개구율 EUV로 생산한 레이어는 기존 0.33NA EUV와 같은 수준의 수율을 확보했고, 0.33/0.55NA EUV 장비에서 모두 생산이 가능한 '듀얼 인증(Dual Qualification)'도 완료했다.
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 <img alt="팹52에서 생산된 코어 울트라 시리즈3(팬서레이크) 프로세서. (사진=인텔)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143759013wbfh.jpg" data-org-width="640" dmcf-mid="HSzxrNoMo7" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143759013wbfh.jpg" width="658">
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 팹52에서 생산된 코어 울트라 시리즈3(팬서레이크) 프로세서. (사진=인텔)
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 듀얼 인증은 생산량 변화나 장비 유지보수 상황에 따라 기존 EUV와 고개구율 EUV를 자유롭게 전환할 수 있다는 의미다. 특정 장비에 생산이 묶이지 않기 때문에 양산 안정성과 공급 유연성을 동시에 확보할 수 있다.
 인텔, 고개구율 EUV 선 도입으로 시행착오 줄여
 TSMC와 삼성전자도 고개구율 EUV 장비를 도입하고 이를 실제 공정에 투입할 예정이다. 그러나 실제 고객사에 공급하는 상용 반도체 생산에 적용한 사례는 아직 공개되지 않았다.
 인텔 역시 당초 2027년 말부터 리스크 생산에 들어갈 1.4나노급 인텔 14A 공정부터 고개구율 EUV를 활용할 예정이었다.
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 <img alt="ASML은 작년 7월 2세대 제품인 트윈스캔 EXE:5200B 첫 제품을 출하했고 이는 같은 해 12월 인텔에 도입됐다. (자료=ASML)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143800353kaie.jpg" data-org-width="640" dmcf-mid="XpSyb0tWgu" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202607/16/ZDNetKorea/20260716143800353kaie.jpg" width="658">
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 ASML은 작년 7월 2세대 제품인 트윈스캔 EXE:5200B 첫 제품을 출하했고 이는 같은 해 12월 인텔에 도입됐다. (자료=ASML)
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 그러나 고개구율 EUV를 타사 대비 빨리 도입하면서 시행착오를 줄이고 이를 인텔 18A에도 적용하는 데 성공했다.
 이를 통해 인텔 14A 양산 이전부터 실제 생산 데이터를 확보하고 장비 운용 경험을 축적할 수 있게 됐다. 이는 향후 인텔 14A 공정의 수율 안정화와 생산성 향상에도 도움이 될 것으로 전망된다.
 권봉석 기자(bskwon@zdnet.co.kr)
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