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[IT뉴스]삼성전자, 로직 반도체도 수직 적층… VLSI 최고논문 선정

온카뱅크관리자

2026-06-17 11:57:29

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 삼성전자 반도체연구소 로직 TD팀 연구진. /삼성전자
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 삼성전자가 로직 반도체 미세화 한계를 넘기 위한 3차원(3D) 적층 트랜지스터 기술을 구현했다. 메모리 반도체에서 쓰인 수직 적층 개념을 로직 반도체에도 적용해 같은 면적에 더 많은 트랜지스터를 넣을 수 있는 구조를 제시한 것이다.
 삼성전자는 반도체연구소 로직 TD팀(Logic TD팀)이 ‘VLSI 심포지엄’(VLSI Symposium) 2026에서 게이트 피치 42나노미터(㎚) 수준의 ‘3D 적층 전계효과 트랜지스터’(3D Stacked FET)를 세계 최초로 구현했다고 17일 밝혔다. 이번 논문은 1000편 이상 제출된 논문 가운데 최고 평가를 받아 ‘베스트 페이퍼’(Best Paper)로 선정됐다.
 VLSI 심포지엄은 국제전자소자학회(IEDM), 국제고체회로학회(ISSCC)와 함께 세계 3대 반도체 학회로 꼽힌다. 게이트 피치는 인접한 게이트 중심 간 거리로, 작을수록 같은 면적 안에 더 많은 트랜지스터를 배치할 수 있다.
 이번 연구의 핵심은 기존에 2차원(2D) 평면에 나란히 배치하던 트랜지스터를 위아래로 쌓은 것이다. 로직 반도체는 중앙처리장치(CPU), 그래픽처리장치(GPU)처럼 연산과 제어를 담당하는 반도체다. AI와 고성능컴퓨팅(HPC) 수요가 커지면서 로직 반도체에는 더 작은 면적에서 더 많은 연산을 낮은 전력으로 처리하는 기술이 요구되고 있다.
 그동안 반도체 업계는 트랜지스터 간격을 줄이는 방식으로 성능을 높여왔다. 그러나 소자 사이 간격이 좁아질수록 전기적으로 격리하는 절연체도 얇아져 일정 수준 이하에서는 오작동이 발생할 수 있다. 수평 방향 미세화에 물리적 한계가 있는 셈이다.
 삼성전자는 이를 해결하기 위해 트랜지스터를 수직으로 쌓는 구조를 적용했다. 수직 적층 구조에서는 상·하부 소자를 분리하는 절연체 두께가 수직 방향으로 정의되기 때문에 수평 면적 제약을 줄일 수 있다. 이론적으로 같은 면적 안에 트랜지스터를 2배 더 배치할 수 있다는 설명이다.
 정영채 삼성전자 반도체연구소 로직 TD팀 TL은 삼성전자 반도체 뉴스룸 인터뷰에서 “수평 방향 소자 크기 감소의 한계를 수직 적층 구조로 극복했다는 것이 핵심”이라며 “단순 계산으로 같은 면적에 2배 더 많은 트랜지스터를 넣을 수 있는 혁신적 구조”라고 말했다.
 수직 적층 구조는 낸드플래시의 V낸드(V-NAND), D램 기반 고대역폭메모리(HBM) 등에 먼저 적용됐다. 삼성전자는 이 구조를 로직 반도체 영역으로 확장했다. 권욱현 삼성전자 반도체연구소 로직 TD팀 마스터는 “플래시에서는 V낸드가, D램에서는 HBM이 대표적인 경우”라며 “이러한 개발 흐름이 로직 개발까지 자연스럽게 이어진 것”이라고 했다. 이번 연구에서는 상·하부 트랜지스터를 연결하는 방식도 바뀌었다. 삼성전자는 상·하부 트랜지스터를 수직 방향으로 직접 관통해 연결하는 ‘RBC’(RX Bounded Contact)를 적용했다. 기존 방식은 트랜지스터 측면을 활용해 우회 연결하는 구조였지만, RBC는 위아래 트랜지스터를 직접 연결해 소자 면적을 줄이는 데 유리하다.
 다만 수직 적층 구조는 공정 난도가 높다. 구조물이 깊고 좁아질수록 식각과 증착 공정이 어려워지고, 절연체나 금속을 빈 공간 없이 채우는 과정에서도 정밀한 공정 제어가 필요하다. 연구팀은 RBC 구현 과정에서 새로운 소재와 공정 조건을 여러 차례 검증한 끝에 최적 공정을 확보했다고 설명했다.
 삼성전자는 이번 기술이 AI와 고성능컴퓨팅(HPC)용 차세대 로직 반도체에 활용될 수 있을 것으로 보고 있다. 같은 면적에 배치할 수 있는 트랜지스터 수가 늘어나면 더 작은 칩 면적으로 더 많은 연산을 처리할 수 있고, 전력 효율 개선도 기대할 수 있기 때문이다. 연구팀은 수직 적층 구조가 적용될 경우 이론적으로 같은 면적당 트랜지스터 수를 2배로 늘릴 수 있어 전력 효율과 성능 개선 폭이 기존 세대 전환보다 클 수 있다고 봤다.
 이번 논문은 업계 최소 수준의 42나노미터 게이트 피치를 구현한 점과 함께 상·하부 각각 3단의 나노시트 채널을 적용한 점에서도 평가를 받았다. 나노시트 채널은 전류가 흐르는 초미세 막이다. 연구팀은 기존 2단 구조를 넘어 상·하부 트랜지스터에 각각 3단 채널을 구현했고, 수직 관통 연결 방식까지 적용해 집적도 향상 가능성을 입증했다.
 삼성전자는 이번 연구를 실제 회로 구현으로 이어가는 후속 개발도 진행할 계획이다. 연구팀은 이번 성과를 로직 제품을 구성하는 기본 단위인 n형·p형 트랜지스터를 수직 적층한 단계로 보고 있다. 앞으로는 회로가 정상적으로 동작하는지 확인하는 테스트 회로인 ‘링 오실레이터’(Ring Oscillator)와 고속 임시 메모리 회로인 ‘SRAM’ 개발을 통해 제품화 가능성을 검증할 예정이다.
 삼성전자는 이번 42나노미터 게이트 피치 3D 적층 트랜지스터 구현이 로직 반도체의 집적도 한계를 수직 공간으로 확장하는 계기가 될 것으로 보고 있다.
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