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[IT뉴스]삼성 파운드리, 미세공정 우위·전력 비용 효율 '투트랙' 공략 나섰다

온카뱅크관리자

2026-06-02 10:37:33

<div id="layerTranslateNotice" style="display:none;"></div> 2나노 미래 선점하고 5·8나노 단기물량 확보...美 SAFE 포럼서 밝혀 
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 (지디넷코리아=전화평 기자)삼성전자 파운드리(반도체 위탁생산)가 2나노미터(nm, 10억분의 1m) 미래 선점과 5·8나노 공정 가동률 상승 등 '투트랙 정공법'을 본격화했다. 
 미세 공정 기술 우위를 구축하는 동시에 전력과 비용 효율을 무기로 당장의 시장 수요를 흡수한다는 전략으로 풀이된다. 4나노 공정 생산능력은 이미 내년 물량까지 사실상 완판된 상태다.
 2일 반도체 업계에 따르면 삼성전자는 지난달 미국에서 개최된 'SAFE(Samsung Advanced Foundry Ecosystem) 포럼 2026'을 기점으로 2나노 공정 마케팅에 속도를 내고 있다. 미국 테일러 팹 1호기에 올해 2나노 장비 반입을 시작해 2027년 본격 양산에 돌입한다는 타임라인도 공식화했다.
 마거릿 하트 삼성전자 미국 파운드리 사업 총괄 부사장(EVP)은 "올해부터 미국 테일러 팹 1호기에 최첨단 2나노 캐파(CAPA, 생산능력) 장비를 설치하고, 2027년부터 본격 양산에 돌입할 것"이라고 발표했다.
 동시에 국내외 디자인하우스(DSP) 업체에 5·8나노 공정 영업 강화를 직접 지시하며 실리콘 물량 확보를 위한 쌍끌이 전략을 펴고 있다. 단기 실적 강화 차원이다.
 반도체 업계 한 관계자는 "삼성전자 파운드리가 2나노 영업을 본격화하는 것 같다"며 "이와 함께 5나노, 8나노 영업 강화를 요청했다"고 말했다.
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 미국에서 개최된 삼성전자 SAFE 포럼.
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 현재 삼성 파운드리의 4나노 공정 캐파는 내년 물량까지 사실상 솔드아웃 상태로 파악된다. 이에 따라 삼성은 단기 잔여 캐파를 소화하기 위해 국내외 핵심 디자인하우스에 5나노와 8나노 공정 영업력을 강화하라는 지침을 내린 것이다. 선단 공정 병목을 피해 안정적인 5·8나노 라인으로 중소형 팹리스 물량을 흡수하겠다는 전략이다.
 테슬라, SF2P 공정 낙점...시놉시스 "4나노 설계 2나노로 전환 가능"
 이날 포럼에 참석한 글로벌 기술 기업의 기조연설도 삼성 파운드리가 제시한 투트랙 정공법 타당성을 뒷받침했다. 2나노 공정을 통한 미래 시장 선점과 전력·비용 효율이 검증된 5·8나노 공정 가치가 동시에 조명됐다.
 아쇼크 엘루스 테슬라 AI팀 부사장은 "자율주행차와 옵티머스 로봇의 미래 두뇌가 될 차세대 'AI5' 칩 설계를 TSMC와 삼성전자 양사 공정 기반으로 동시 진행 중"이라고 말했다.
 테슬라는 이번 포럼에서 삼성 파운드리 2나노 공정인 'SF2P'를 낙점해 개발을 이어가고 있다고 공식화했다. 테슬라는 이미 차량에 탑재하는 자율주행 칩 'HW 4.0(AI 4)'을 삼성 5나노 공정으로 대량 양산해 도로 위에서 안전성을 입증한 바 있다.
 또 다른 반도체 업계 관계자는 "이번 포럼에서 논의된 2나노와 5나노 공정을 테슬라가 모두 이용 중인 점은 삼성 파운드리와 협력사 모두에 고무적"이라고 평했다.
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 <img alt="미국에서 개최된 삼성전자 SAFE 포럼. 사신 가지 시놉시스 CEO가 발표하고 있다." class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202606/02/ZDNetKorea/20260602103508491bwjf.jpg" data-org-width="640" dmcf-mid="po99svXSkl" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202606/02/ZDNetKorea/20260602103508491bwjf.jpg" width="658">
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 미국에서 개최된 삼성전자 SAFE 포럼. 사신 가지 시놉시스 CEO가 발표하고 있다.
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 글로벌 반도체 설계 자동화(EDA) 1위 시놉시스는 기술 난도가 높은 2나노 선단 공정 진입 문턱을 낮췄다. 사신 가지 시놉시스 최고경영자(CEO)는 "팹리스 고객사가 기존에 개발한 4나노 공정 기반 칩 설계를 2나노 공정으로 마이그레이션(공정 전환)하는 레이아웃 자동화 툴이 완벽하게 작동한다"고 밝혔다.
 이 기술은 선단 공정 진입 과정에서 발생하는 3D IC 패키징의 열과 구조적 병목을 설계 초기부터 해결하는 기술이다.
 토니 피알리스 퀄컴 데이터센터 부문 부사장은 에이전트 인공지능(AI) 시대 인프라가 직면한 새로운 병목 현상과 평가지표 변화를 짚었다.
 피알리스 부사장은 "AI 에이전트가 구동되는 일련의 워크로드를 분석한 결과, 전체 연산 지연 시간의 90% 이상은 그래픽처리장치(GPU)가 아닌 '비(Non)-GPU 영역'에서 소비되며 GPU가 실제 100% 가동되는 백분율 시간은 55%에 불과하다"며 실증 데이터를 제시했다.
 이어 "향후 AI 인프라의 핵심 평가지표가 단순 연산 성능에서 '와트당 성능(전력 효율)'과 '달러당 처리력(비용 효율)'으로 완전히 재편될 것"이라고 강조했다.
  
 전화평 기자(peace201@zdnet.co.kr)
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