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[IT뉴스][AI칩 지정학] ⑦ 지능 불임의 K-반도체 : 한국산 파라미터 '제로'

온카뱅크관리자

2026-04-22 07:07:32

<div id="layerTranslateNotice" style="display:none;"></div> 인공지능 코어 지배구조 분석해보니 韓 외부서 지능 조달받아 겨우 연명 李 GPU 포기 학습 불능 생태계 고착 
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 <figure class="figure_frm origin_fig" contents-hash="96d69f6cedf6d4c783ca2695072f0c4a2a0001f425247e105b8e94c488d69c25" data-idxno="457592" data-type="photo" dmcf-pid="3qXFIbOcGL" dmcf-ptype="figure">
 <img alt="이재명 대통령이 더불어민주당 대선 예비후보이던 지난 2025년 4월 14일 서울 강남구 퓨리오사AI에서 NPU 칩을 살펴보고 있다. /연합뉴스" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202604/22/552814-8XPEppr/20260422070009204otfq.jpg" data-org-width="720" dmcf-mid="XoIYk0cnHA" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202604/22/552814-8XPEppr/20260422070009204otfq.jpg" width="658">
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 이재명 대통령이 더불어민주당 대선 예비후보이던 지난 2025년 4월 14일 서울 강남구 퓨리오사AI에서 NPU 칩을 살펴보고 있다. /연합뉴스
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 # 인공지능 파라미터 단위는 'B'다. 10억 개를 1B(Billion)로 표기한다. GPT-5는 2.8조(28000B) 파라미터로 가장 크고 딥시크 V3는 671B 수준이다. 메타의 라마 3.1은 405B다. 반면 한국에서 태어난 LG 엑사원의 파라미터는 33B 정도다. 무엇보다 결정적인 사실은, 한국은 '자국 칩으로 자체 파라미터를 학습한 사례'가 전무하다는 점. 엑사원 시리즈도 엔비디아의 H100으로 돌린 결과물이다. 이것이 '지능 불임'의 구조적 증거다. 파운드리든 뭐든 자국에서 생산된 칩으로는 파라미터 한마리 못 만드는 나라다.
 인공지능 기술을 논할 때 코어(Core) 지배구조부터 봐야 하는 이유는 '누가 일하느냐'보다 '어떻게 나뉘어 일하느냐'가 지능의 본질을 결정하기 때문이다. 중앙처리장치(CPU)는 소수 코어로 흐름을 제어하는 지휘 계층이고, 그래픽처리장치(GPU)는 수천개에 이르는 코어를 통해 동일한 연산을 병렬로 수행한다.
 연산은 하나의 코어에서 완결되지 않는다. 지능의 구조는 단일한 두뇌가 아니라, 지휘와 실행이 분리된 체계다. CPU는 분기, 조건, 제어 흐름을 담당하며 '무엇을 계산할지'를 결정한다. 반면 GPU는 이미 정의된 연산을 반복적으로 확장하며 '어떻게 많이 계산할지'를 담당한다.
 이 분리는 단순한 성능 차이가 아니다. CPU는 인과를 다루고, GPU는 인과를 수치적으로 확장한다. 즉, 전자는 판단의 영역이고 후자는 실행의 영역이다. 애초에 다른 목적을 위해 설계된 별개의 연산 단위다. 지능은 하나의 중심에서 나오지 않는다. 서로 다른 역할이 분리되고 결합되는 구조 위에서 형성된다.
 대다수가 CPU와 GPU의 코어 수가 왜 그렇게 다른지 이해하지 못하는 이유는 '칩 위 면적 분배'를 보지 않기 때문이다. 반도체는 결국 제한된 실리콘 평면 위에 무엇을 얼마나 배치하느냐의 문제다. 이때 연산 유닛보다 더 많은 공간을 차지하는 것이 바로 SRAM(Static Random Access Memory)이다.
 CPU는 복잡한 분기와 제어를 수행하기 위해 코어 하나당 큰 SRAM과 복잡한 회로를 함께 가진다. 결과 코어 하나의 면적이 커져 수십 개 수준에 머문다. 반면 GPU는 제어를 단순화하고 SRAM을 최소화해 동일한 면적에 수천 개를 집어넣는다. 코어 수의 차이는 메모리와 제어 구조가 차지하는 '공간의 크기'에서 비롯된다.
 여기서 더 나아간 설계도 있다. 영국 반도체 설계 기업 Arm이 최근 직접 제작-판매키로 한 'AGI CPU'는 데이터센터 단위로 확장하는 방향을 택한다. 기존 CPU를 다수 코어로 병렬화해 하나의 연산 풀처럼 운용하는 방식에 가깝다. 136개 코어를 랙 단위에서 64개 묶으면 8704개 코어가 구성된다.
 물론 코어를 많이 묶어 병렬 처리량을 늘리면 GPU처럼 일은 많이 할 수 있다. 그래서 처리량(throughput)은 올라간다. 하지만 AGI에서 중요한 건 단순 병렬이 아니라 학습 구조, 메모리 접근, 데이터 흐름, 모델 아키텍처다. CPU를 수천 개로 늘려도 이 네 가지가 그대로면, 그냥 많이 처리하는 CPU 클러스터일 뿐이다.
 英 Arm의 헛발질이 보여준 사실 병렬 늘려봤자 학습과 상관 없어 데이터 흐름 없는 코어는 공회전
 이런 연산 구조를 잘못 이해한 대표적 사례가 이재명 정부가 밀고 있는 신경망처리장치(NPU)다. NPU는 특정 연산 경로를 고정해 효율을 끌어올리는 대신, 학습에 필요한 유연한 데이터 흐름과 가중치 업데이트 구조를 포기한 설계에 가깝다 즉, 이미 만들어진 파라미터를 빠르게 '소비'하는 데는 강점이 있지만, 새로운 파라미터를 '생성'하는 능력은 제한된다.  팹리스 업계가 병렬 연산 장치라는 외형만 보고 지능 생산 능력까지 동일하다고 착각하면 큰 코 다치는 이유다. 
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 이른바 AGI CPU나 NPU 둘 다 연산을 '많이' 처리하는 데는 유리해도 역전파와 파인튜닝(가중치 업데이트)처럼 데이터 흐름이 계속 바뀌는 학습은 어렵다. 이미 만들어진 파라미터를 빠르게 실행하는 데 강점을 보이지만, 새로운 지능을 만들어내는 능력에서는 GPU 기반 구조에 의존할 수밖에 없다. GPU는 행렬 연산 구조 자체가 학습(역전파)에 맞게 설계돼 있고, 메모리 접근도 그에 맞춰 최적화돼 있다.
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 <img alt="지능 생산 못하는 K-메모리와 AI 가속기 연산 구조 비교 / 표 제작 = 클로드 소넷 4.2" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202604/22/552814-8XPEppr/20260422070010522uwhm.jpg" data-org-width="600" dmcf-mid="Z2v2ZRXS5j" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202604/22/552814-8XPEppr/20260422070010522uwhm.jpg" width="658">
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 지능 생산 못하는 K-메모리와 AI 가속기 연산 구조 비교 / 표 제작 = 클로드 소넷 4.2
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 나스닥 상장을 추진 중인 미국 반도체 기업 세레브라스의 WSE(Wafer Scale Engine)는 이 지점을 정면으로 건드린다. 90만 개에 이르는 코어를 단순 병렬로 묶는 데 그치지 않고, 칩 전역에 분산된 SRAM을 통해 데이터가 연산 지점 바로 옆에서 순환하도록 설계했다. 외부 메모리를 왕복하지 않과 필요한 가중치와 중간 텐서를 연산 근접 영역에서 처리한다.
 더욱 놀라운 점은 여기에 가중치 스트리밍 방식이 결합되면서 학습이 가능해진다는 점이다. 전체 파라미터를 한 번에 올리는 대신, 필요한 레이어의 가중치만 순차적으로 SRAM으로 흘려보내고 연산 후 다시 교체하는 방식이다. 이 과정에서 데이터는 칩 내부를 따라 흐르며 처리되기 때문에 외부 메모리 왕복에 따른 병목이 발생하지 않는다.
 웨이퍼 스케일의 칩 표면을 덮은 90만 개의 코어가 하나의 평면 위에 분산된 구조에서는 일부 코어나 영역에 결함이 발생하더라도 전체 연산이 멈추지 않는다. 수천 개 수준이 아닌, 수만 개 단위의 일부 코어가 비활성화되더라도 나머지 코어가 연산을 이어받아 수행하는 방식이다. 결국 이 구조는 단순한 성능 확장이 아니라, 대규모 병렬성과 분산 메모리를 기반으로 한 '내결함성(fault tolerance)'까지 확보한 설계라는 점에서 기존 칩과 본질적으로 다르다.
 <div contents-hash="1162852a4330130cc6e82d3394b8bf0e8ec6a436850823a73d0be4882166c8c0" dmcf-pid="8nfQpo0HZ2" dmcf-ptype="general">
 넓은 SRAM 영토는 연산 경쟁력의 핵심으로 부상하고 있다. GPU 칩 면적의 상당 부분, 경우에 따라 절반 가까이가 캐시와 버퍼 같은 SRAM 계층에 할당될 정도로 비중이 커지고 있고 전체 면적이 그록(Groq)의 LPU까지 가세하면서 흐름은 더 분명해진다. 결국 코어 수는 SRAM이 차지한 면적과 배치 방식의 종속 변수란 얘기다.
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 <img alt="2025년 7월 27일 상하이에서 열린 세계 인공지능 컨퍼런스에서 방문객들이 화웨이의 어센드(Ascend) AI 칩 기반 클라우드매트릭스 384에 대해 알아보고 있다. / 신화통신" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202604/22/552814-8XPEppr/20260422070011866aaan.png" data-org-width="960" dmcf-mid="50pnKEb0HN" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202604/22/552814-8XPEppr/20260422070011866aaan.png" width="658">
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 2025년 7월 27일 상하이에서 열린 세계 인공지능 컨퍼런스에서 방문객들이 화웨이의 어센드(Ascend) AI 칩 기반 클라우드매트릭스 384에 대해 알아보고 있다. / 신화통신
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 중국은 저가 GPU라도 돌리는데 韓 코어 잡아 먹는 HBM만 가득 파라미터 한 마리 없는 나라 자초
 다만 GPU 역시 SRAM이 면적의 절반 이상을 차지하더라도, 데이터 흐름 자체는 여전히 HBM이나 DRAM 같은 외부 메모리에 의존해야 한다. 이 과정에서 왕복 지연이 누적되며, 연산 성능은 결국 메모리 접근 속도에 묶인다. 여기서 한 단계 더 비효율적인 방향으로 간 사례가 이재명 정부가 밀고 있는 리벨리온과 퓨리오사AI의 NPU다. 
 NPU 구조는 연산기(처리 소자, PE) 자체를 비대하게 키운 형태다. 하나의 PE가 행렬 연산을 처리하기 위해 수십에서 수백 개의 곱셈기와 덧셈기를 내장하면서 단위 코어 면적이 GPU보다 훨씬 커진다. 결과적으로 동일한 실리콘 면적에 배치할 수 있는 코어 수가 급격히 줄어들고, 병렬성 확보가 제한된다. 데이터 이동 문제를 해결하지 못한 상태에서 코어만 키운 구조는, 연산 효율과 확장성 모두에서 불리할 수밖에 없다.
 더 심각한 문제는 코어 하나하나가 데이터를 '기다리며 논다'는 점이다. NPU는 칩 내부 SRAM 용량이 극히 작다. GPU의 HBM 의존도 문제지만, NPU는 SRAM조차 충분히 확보하지 못한다. 코어 옆에 데이터를 저장할 공간이 없으니, 외부 메모리(HBM·DRAM)에서 데이터를 가져와야 한다. 그런데 그 통로는 좁고, 지연은 크다. 코어는 '일하라'는 명령을 받았지만 데이터가 도착할 때까지 '그냥 논다'. 이것이 NPU의 '유휴 코어' 현상이다.
 반도체 칩은 제한된 실리콘 면적 안에서 연산기와 메모리의 '땅따먹기' 싸움이다. NPU는 연산기 면적을 키우는 대신 SRAM 면적을 극단적으로 줄였다. 코어 하나가 작업할 데이터를 바로 옆에 저장할 공간이 없는 것이다. GPU가 수십 MB의 L2 캐시를 공유해 흐름을 이어가는 반면 NPU는 외부 공급 없이는 즉사하는 구조다.
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 현재 삼성전자와 SK하이닉스가 총력 개발 중인 기술 중에는 하이비리드 본딩이 '실리콘 부동산 지옥' 탈출을 위한 해법으로 꼽힌다. 메모리를 외부에 두되, 물리적 거리와 연결 저항을 극단적으로 줄여 사실상 온칩처럼 쓰겠다는 전략이다. 즉, 부족한 실리콘 면적을 패키징으로 확장해 '가짜 근접성'을 만드는 구조다.
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 <img alt="배경훈 과학기술정보통신부 장관이 지잔해 8월 29일 오후 경기도 카카오 데이터센터 안산에서 열린 간담회에서 발언하고 있다. /과학기술정보통신부" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202604/22/552814-8XPEppr/20260422070013190emcq.jpg" data-org-width="580" dmcf-mid="1xrUSVlwYa" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202604/22/552814-8XPEppr/20260422070013190emcq.jpg" width="658">
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 배경훈 과학기술정보통신부 장관이 지잔해 8월 29일 오후 경기도 카카오 데이터센터 안산에서 열린 간담회에서 발언하고 있다. /과학기술정보통신부
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 진짜 코어는 'SRAM 면적'의 함수 배경훈 식 NPU는 탄약 없는 새총 지능 불임 국가 귀결은 주권 상실
 결국 반도체 칩은 제한된 실리콘 평면 위에 '무엇을 얼마나 배치할지'의 문제로 귀결된다. 연산 코어를 많이 넣으려면 SRAM 면적을 줄여야 한다. 그런데 SRAM을 줄이면 데이터가 코어 옆에 없으니, 외부 메모리에서 가져와야 한다. 외부 메모리에서 가져오면 지연이 발생한다. 지연이 발생하면 코어는 논다.
 이재명 정부는 이 딜레마에서 'SRAM을 줄이는' 쪽에 가깝다. HBM과 NPU 중심의 육성 정책이 대표적이다. 메모리를 칩 밖으로 밀어내고 연산 효율을 특정 구간에 맞춰 최적화하는 대신, 연산기 자체는 커지고 데이터는 멀어지는 구조가 된다.
 김민석 총리가 21일 과학정보통신의 날 AI 강국 진입 근거로 내세운 'GPU 26만장 확보'는 숫자만 보면 대규모 인프라처럼 보이지만, 구조를 놓고 보면 오히려 의존성을 드러내는 지표다. 반면 중국은 고성능이 아니더라도 저사양의 GPU를 대규모로 묶어 학습을 돌리며 파라미터를 확보하는 쪽에 무게를 둔다.
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 한국 정부의 AI 강국 노선은 '추론 특화'라는 이름으로 정당화되지만, 국내에서 생산된 칩으로 학습을 수행하지 못하는 이른바 '파라미터 불임' 상태를 고착시킨다. 결국 외부에서 생성된 모델을 가져와 실행하는 형태에 머물 수밖에 없고, 지능의 생성과 진화는 외부에 의존하게 된다. 이는 단순한 기술 선택의 문제가 아니라, 장기적으로 인공지능 생태계 통제력을 상실하는 주권 상실로 이어질 가능성이 크다.
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 <img alt="파라미터가 SSD에서 출발해 PCIe 협곡(100ns~μs)을 줄지어 통과하고, VRAM/HBM 집적 구조물(10ns)을 거쳐 ALU·SRAM의 연소 지점(0.1ns)으로 수렴하는 여정을 담았다. 협곡 아래로 떨어지는 폭포는 병목에서 소실되는 대역폭의 시각적 번역이다. 왼쪽의 냉암(冷暗)에서 오른쪽의 연소(燃燒)로 이어지는 색온도 변화가 칩 내부 구조를 보여준다. 어디에도 저장은 없다. 흐름만 있을 뿐이다. / 제작 = 제미나이 나노바나나2, 해설 = 이상헌 기자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202604/22/552814-8XPEppr/20260422070014624qvur.png" data-org-width="1280" dmcf-mid="t7Pezj711g" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202604/22/552814-8XPEppr/20260422070014624qvur.png" width="658">
 <figcaption class="txt_caption default_figure">
 파라미터가 SSD에서 출발해 PCIe 협곡(100ns~μs)을 줄지어 통과하고, VRAM/HBM 집적 구조물(10ns)을 거쳐 ALU·SRAM의 연소 지점(0.1ns)으로 수렴하는 여정을 담았다. 협곡 아래로 떨어지는 폭포는 병목에서 소실되는 대역폭의 시각적 번역이다. 왼쪽의 냉암(冷暗)에서 오른쪽의 연소(燃燒)로 이어지는 색온도 변화가 칩 내부 구조를 보여준다. 어디에도 저장은 없다. 흐름만 있을 뿐이다. / 제작 = 제미나이 나노바나나2, 해설 = 이상헌 기자
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 ☞ 하이브리드 본딩(Hybrid Bonding) = 반도체 칩 간 연결에서 기존 솔더 범프를 제거하고, 구리(Cu) 패드끼리 직접 결합하는 패키징 기술이다. 'SRAM이 부족한 실리콘 면적 한계를 패키징으로 우회한다'는 개념이다. 칩 내부에 더 많은 SRAM을 넣지 못하면, 메모리를 바깥으로 밀어낼 수밖에 없는데, 이때 하이브리드 본딩은 그 외부 메모리를 사실상 코어 옆처럼 붙여 '가짜 근접성'을 만들어낸다. 결과적으로 데이터 이동 거리를 극단적으로 줄이면서, 온칩 SRAM이 부족해도 유사한 접근 속도를 확보하려는 전략이다.
 이 방식 역시 연산 계층과의 '거리를 없애려는 설계'로 분류된다. 기존 구조가 HBM·DRAM이라는 외부 창고를 왕복하며 지연을 감수했다면, 하이브리드 본딩은 연결 밀도를 폭증시켜 그 창고를 코어 바로 옆으로 끌어당긴다. 즉, 실리콘 내부에 SRAM을 더 깔지 못하는 상황에서 패키징을 통해 메모리 계층을 재배치하는 것이다. 다만 이는 어디까지나 '보완책'이다. 진짜 성능 우위는 여전히 코어 인접 SRAM에서 나오고, 하이브리드 본딩은 그 한계를 늦추는 기술일 뿐 완전히 대체하는 해법은 아니다.
 여성경제신문 이상헌 기자 liberty@seoulmedia.co.kr
 *여성경제신문 기사는 기자 혹은 외부 필자가 작성 후 AI를 이용해 교정교열하고 문장을 다듬었음을 밝힙니다. 기사에 포함된 이미지 중 AI로 생성한 이미지는 사진 캡션에 밝혀두었습니다.
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