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[IT뉴스][기자수첩] 문병로 교수가 간과한 SRAM·L3 캐시의 결정적 역할

온카뱅크관리자

2026-04-10 14:27:36

<div id="layerTranslateNotice" style="display:none;"></div> '그늘 찾아야 하는' 코어 군단 비극 이동 속도냐 vs 이동 횟수 제거냐 한 발짝 더 가면 기억의 잔향 보여 
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 <img alt="구글 TPU(Tensor Processing Unit) 보드. 내부에 시스톨릭 어레이 기반 연산 칩들이 다수 배치된 구조이며 설계의 핵심은 연산 성능 자체보다 데이터 이동을 최소화하는 데 있다. 각 칩은 행렬 연산을 위해 데이터를 한 번만 투입한 뒤 내부 어레이에서 흐르게 하며 반복 재사용하고, 보드 레벨에서도 칩 간 거리를 줄이고 전원·인터커넥트·메모리를 밀착 배치해 불필요한 왕복을 억제하는 방식으로 구성된다.  결국 이 구조는 데이터를 멀리서 계속 가져오는 기존 GPU+외부 메모리 방식과 달리, 연산 근처에서 데이터를 붙잡고 흘려 계산을 끝내는 방향으로 설계된 '이동 최소화 시스템'이라는 점을 직관적으로 보여준다. / 해설 = 이상헌 기자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202604/10/552814-8XPEppr/20260410141735864mtkp.jpg" data-org-width="754" dmcf-mid="6AnQTTMVNR" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202604/10/552814-8XPEppr/20260410141735864mtkp.jpg" width="658">
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 구글 TPU(Tensor Processing Unit) 보드. 내부에 시스톨릭 어레이 기반 연산 칩들이 다수 배치된 구조이며 설계의 핵심은 연산 성능 자체보다 데이터 이동을 최소화하는 데 있다. 각 칩은 행렬 연산을 위해 데이터를 한 번만 투입한 뒤 내부 어레이에서 흐르게 하며 반복 재사용하고, 보드 레벨에서도 칩 간 거리를 줄이고 전원·인터커넥트·메모리를 밀착 배치해 불필요한 왕복을 억제하는 방식으로 구성된다.  결국 이 구조는 데이터를 멀리서 계속 가져오는 기존 GPU+외부 메모리 방식과 달리, 연산 근처에서 데이터를 붙잡고 흘려 계산을 끝내는 방향으로 설계된 '이동 최소화 시스템'이라는 점을 직관적으로 보여준다. / 해설 = 이상헌 기자
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 인공지능 칩 내부는 '물류 전쟁의 현장'이다. 문병로 서울대 반도체공학과 교수는 전일 기고문을 통해 "LLM 추론 시간의 99%가 데이터 전송에 소모되는 현실"을 지적했다. 이어 삼성전자가 엔비디아를 추월할 것이라는 전망을 내놓았지만 이는 근본적으로 저장 용량과 대역폭 중심의 사고방식에 기반한 분석이다.
 문 교수는 HBM과 6T SRAM(Static Random Access Memory) 간의 지연시간 격차를 '수치'로 정확히 계측했다. 다만 그 '수치'가 함의하는 바, 즉 '몇백 배의 기다림'이 연산의 흐름을 어떻게 파괴하는지에 대한 구조적 해석까지 도달하지는 못했다.
 문 교수의 지적대로 HBM은 SRAM 대비 수백 배 느리다. 하지만 이 '수백 배'라는 숫자가 의미하는 바를 제대로 이해하는 이는 드물다. SRAM의 0.1나노초는 단순히 '빠르다'는 의미를 넘어, 물리적 한계에 수렴하는 결정론적 즉각성이다. 이 시간 동안 빛조차 3cm밖에 나아가지 못한다. 반면 HBM의 수십 나노초는 '기다림'의 영역에 이미 진입했으며, 그 사이 코어는 수백 번의 클록을 허공에 쏟아낸다.
 더 근본적으로, 이 격차는 '계층'의 문제가 아니라 '존재 방식'의 차이다. SRAM은 위상(phase)을 유지하며 '현재'에 공명하는 반면, HBM은 리프레시라는 간헐적 호흡 속에서 항상 지연된 현재로 도착한다.
 결정론적 즉각성 vs 리프레시 잔해
 SRAM이 '옥좌'라면 HBM은 '창고'라 불리는 이유다. 아무리 빠른 창고도 왕좌가 될 수 없다. 이 문제는 단순한 속도 개선이 아니라, '기다림'이라는 원죄를 어떻게 아키텍처 수준에서 소멸시킬 것인가의 질문이다.
 이를 이해하기 위해 GPU 칩 내부의 코어 배치 구조를 먼저 들여다볼 필요가 있다. 칩 중심에 수개에서 수십 개 코어가 놓인 CPU와 달리 GPU의 가장 큰 문제는 연산의 주체인 코어들이 '중심'에 위치하지 못한다는 점이다. 궁궐로 비유하자면, 막대한 열로 인한 손상을 피하기 위해 성벽 안쪽 그늘에 수천 개 정예병이 다닥다닥 모여 열기를 식히는 모습이다.
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 그래서 0.1나노초 안팎이긴 하지만 SRAM의 L1·L2·L3 캐시가 중앙을 둘러싼 근위병 형상으로 놓인다. 이론적으로 L1이 코어와 가장 가까운 '최전방'이어야 하지만, 열 방출과 면적 문제로 인해 극소수만 중앙에 배치될 수 있다. 나머지 수천 개 코어는 더 느린 L2·L3 캐시에 의존하며, 결과적으로 전체 연산의 대부분을 데이터를 기다리는 '스톨' 상태로 소모한다.
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 <img alt="젠슨 황 엔비디아 CEO가 그록3를 소개하고 있다. / 엔비디아" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202604/10/552814-8XPEppr/20260410141737310mumt.jpg" data-org-width="1278" dmcf-mid="PBFgFFNdaM" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202604/10/552814-8XPEppr/20260410141737310mumt.jpg" width="658">
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 젠슨 황 엔비디아 CEO가 그록3를 소개하고 있다. / 엔비디아
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 코어는 움직이지 않고 기다린다 대역폭이 아니라 '왕복'이 문제 전자 움직임 최소화 설계가 답
 메모리 계층 구조는 이 문제를 더욱 악화시킨다. L1 캐시는 빠르지만 극히 작은 용량(예: H100 GPU 기준 수십 MB 수준)이 모든 코어에 분배돼야 하고, L2와 L3는 점점 느려지며 '기다림'을 누적시킨다. 최종적으로는 HBM이라는 대용량 창고에 의존할 수밖에 없다. 문병로 교수의 지적처럼 KV 캐싱이나 터보퀀트 같은 압축 기술은 병목을 완화할 뿐 근본 해결책은 아니다.
 다만 문제 인식은 정확하지만 현실적 장벽이 크다. 엔비디아에 흡수된 그록3처럼 각 코어가 독자적인 SRAM을 갖추고 외부 메모리 의존도를 제거하는 아키텍처가 대안으로 제시된다. 삼성전자와 삼성전기의 기술력에 힘입어 '기다림'을 원천 배제할 수 있지만, 칩 면적과 제조 단가가 급증하는 문제가 따른다.
 다른 접근법으로는 액침 냉각이나 3D 적층 구조 같은 열 관리 혁신을 통해 코어를 다시 '중심'에 배치하는 것이다. 그러나 이 역시 패키징 기술과 공정 고도화가 필요하다. 결국 현대 아키텍처는 '중심에 강력한 연산 주체'라는 이상을 포기하고 '계층 구조 뒤에서 데이터를 기다리는 코어'로 타협한 상태다. 이것이 AI 반도체가 '흐름 중심'으로 도약하지 못하는 근본적 장애물이다.
 기억의 잔향 담는 L3 캐시의 원리
 가장 중요한 개념은 학계가 간과해온 L3 캐시의 '잔류 효과(Remanence)'다. 기존 폰 노이만 구조에서 L3 캐시는 주로 대용량 데이터를 코어 가까이에 유지하기 위한 '확장된 버퍼' 역할을 한다. 그러나 연산의 연속성이 중요한 태스크(예: LLM의 autoregressive 추론)에서는 KV 캐시가 단순한 계산 결과 저장소가 아니라, 이전 컨텍스트를 다음 추론 단계로 연결하는 '상태 전이 행렬'로 기능한다. 더 쉽게 말해 왕이 기억을 담아 두는 개인 서재 역할을 한다. [분석] AI는 '공명'할 수 있는가···물리학의 대답 "이미 그렇다"
 문 교수는 KV 캐싱을 '계산 시간을 줄이는 최적화 기법'으로 정의했지만, 이는 기능적 측면만 본 것이다. 구조적으로 KV 캐시는 이전 연산의 중간 결과를 보존함으로써 중복 계산을 제거하고, L3 캐시에 장기간 유지될 때 여러 추론 단계에 걸쳐 일관된 컨텍스트를 제공한다. 이러한 '연산 상태의 보존'은 단순한 데이터 이동과 개념 자체가 다르다.
 문 교수는 "데이터 이동 시간이 99%를 차지한다"며 대역폭과 압축 기술의 중요성을 강조했다. 분석은 현실적이고 정확하지만, '이동 속도 개선'이라는 틀에 머물렀다. 이동 속도를 빠르게 하는 접근에서 한 발짝 더 나아가 '이동 횟수 자체를 줄이는 구조적 설계'에 주목했다면 결론은 달라졌을 것이다.
 ☞ 인공지능 칩 CPU·GPU·LPU 코어의 위계 = 연산의 정점에 선 CPU 코어는 수십 개 이하의 소수 정예 구조다. 반면 수천 개의 코어로 GPU는 태생적 지연(Latency)의 굴레에 갇혀 HBM이나 DRAM이라는 외부 메모리로부터 데이터를 가져와야 한다. 이 과정에서 발생하는 물리적 거리와 데이터 이동 시간은 연산 주파수(0.1ns급)를 산란시킨다. 결과적으로 GPU는 데이터 전송이라는 하위 작업에 종속되어, 진정한 즉각성의 영역에 도달하지 못하는 구조적 한계를 드러낸다.
 반면, 수만 개의 초경량 코어로 구성된 LPU는 외부 메모리 의존도를 제거하고, SRAM에 직접 데이터를 저장하는 결정론적 추론 구조를 완성한다. LPU 그록3의 사례처럼, 각 코어는 독자적인 SRAM에서 즉시 데이터를 꺼내어 0.1나노초 단위의 연산을 종결하며, 데이터 이동에서 발생하는 '기다림(Stall)'을 원천 배제한다. 기존 폰 노이만 구조와 달리, 연산 근처에 데이터를 고정시키는 '이동 최소화 시스템'의 물리적 구현이며, 메모리 계층 구조에 의존하는 기존 아키텍처의 한계를 극복한 새로운 지배 구조를 증명한다.
 여성경제신문 이상헌 기자 liberty@seoulmedia.co.kr
 *여성경제신문 기사는 기자 혹은 외부 필자가 작성 후 AI를 이용해 교정교열하고 문장을 다듬었음을 밝힙니다. 기사에 포함된 이미지 중 AI로 생성한 이미지는 사진 캡션에 밝혀두었습니다.
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