[AI&칩 워] - 8화 : 1nm 전쟁, nm가 뭐길래

[AI&칩 워] 인공지능(AI) 반도체 패권을 놓고 빅테크 기업들이 벌이는 ‘칩 워(Chip War)’를 파헤칩니다. 반도체 산업에서 펼쳐지는 뜨거운 소식을 독자분들이 알기 쉽게 분석해 드리는 심층 분석 연재물 입니다.

엔비디아 점화한 파운드리 1nm 전쟁, 반도체 ‘판’이 바뀐다. 오픈AI SORA를 이용한 ‘1nm 전쟁 상상도’

오늘날 반도체 크기를 설명하는 나노(nano)라는 단위는 옛 그리스어로 난쟁이인 ‘나노스(nanos)’에서 유래했습니다. 1nm(나노미터)는 머리카락 굵기 10만분의 1에 해당하는데요. 지구를 1m 정도라고 한다면, 1nm는 고작 축구공 하나 정도밖에 되지 않습니다. 1nm 반도체가 아직은 꿈인 이유입니다. 하지만 반도체 위탁 생산인 파운드리 업계는 서서히 1nm 전쟁을 준비하고 있습니다.

TSMC가 “1.4 나노미터(㎚) 시험 생산을 위한 소규모 라인을 구축하고 있다”는 대만 연합보의 보도가 지난달 말 있었는데요. TSMC가 협력사를 상대로 “1.4나노에 필요한 장비 공급을 준비하라”고 통지했다고 합니다. TSMC는 1.4nm 칩을 2027년께 시험 양산에 돌입해, 2028년부터 본격 양산할 예정입니다. 또 삼성전자와 인텔 역시 1nm 로드맵을 제시한 상태입니다. 전영현 삼성전자 DS부문장겸 부회장은 지난달 열린 주주총회에서 “고객 서비스 중심 사고를 바탕으로 경쟁력을 확보하고, 고객 만족도를 높이겠다”면서 “2nm 기술 완성도를 높이고, 1nm대 차세대 공정을 개발해 글로벌 시장에서 강한 기술·제조 역량을 갖추겠다”고 강조했습니다.

트랜지스터 밀도 3억/㎟로 향상될 전망

단일 트랜지스터. 1970~1990년대 아날로그 및 디지털 회로에서 널리 사용된 소자 (위키피디아)

삼성전자의 반도체 웨이퍼. 웨이퍼 위에 수많은 칩이 정렬되어 있으며, 후속 공정을 거쳐 개별 반도체 소자로 분리된다.

1nm 칩 시장이 밝은 이유는 트랜지스터 밀도가 현존하는 반도체와는 차원이 다르기 때문입니다. 트랜지스터는 전류를 흐르게 하거나 끊는 ‘전기 스위치’ 역할을 하고, 약한 전기 신호를 더 강하게 만드는 ‘전압 증폭기’ 역할도 하는 반도체 소자인데요. 오래된 라디오 같은 전자 제품을 뜯어본 경험이 있으신가요. 넓은 기판 위에 발이 세 개 달린 칩을 보신 적이 있으실 겁니다. 가운데 발(베이스)이 스위치 역할을 하고 이곳에 전기신호가 들어오면, 양옆에 달린 발(컬렉터 이미터)이 전기적으로 연결되기도 끊어지기도 합니다. 이러한 신호를 조합해 ‘AND, OR, NAND, NOR, XOR’와 같은 기본적 연산 방식이 가능합니다.

트랜지스터를 매우 조밀하게 만들어 작은 칩에 넣은 부품을 가리켜 집적 회로(IC)라고 부릅니다. 오늘날 인류는 기술 발전에 힘입어 손톱 크기의 집적회로(IC)에 수십억 개의 트랜지스터를 집적하고 있습니다. 중앙처리장치(CPU)나 그래픽처리장치(GPU) 역시 이러한 고집적 트랜지스터로 구성돼 있습니다. 아이폰 14 시리즈를 예로 들어보겠습니다. 아이폰 14에는 핵심 반도체인 애플 A16 바이오닉이 장착돼 있는데요. 바로 TSMC 4nm 공정에서 양산한 칩입니다. 4nm 공정 기반이란 가로 세로 1mm 면적에 무려 1억개에 달하는 트랜지스터가 밀집된 칩을 말합니다.

이를 표기하면 트랜지스터 밀도 1억/㎟입니다. 만약 1nm칩이 개발된다면, 트랜지스터 밀도는 3억/㎟로 향상될 전망입니다. 이에 따라 IT 제품 역시 큰 개선이 예상됩니다. 1nm 칩은 3nm 칩 보다 연산 속도는 약 30~50%, 에너지 효율은 약 50% 정도 향상될 것으로 추정되는데요. 성능이 우수하고 배터리 수명 긴 스마트폰이나, 더욱 빠른 인공지능(AI) 모델 개발 역시 반도체 미세 공정 개발에 직결돼 있습니다.

1nm 공정 웨이퍼 5만 달러 넘을까

인텔이 개발한 리본펫 기반 트랜지스터. 종전 핀펫(FinFET) 구조는 여러 개의 고정된 핀을 세워 전류를 흐르게 하는 방식이지만, GAAFET(Gate-All-Around FET)은 트랜지스터 채널을 수평 리본 형태(nanoribbon)로 감싸면서 전류 흐름 제어력을 극대화한다. 주사전자현미경(SEM) 또는 투과전자현미경(TEM)을 활용해야지만 트랜지스터를 관찰할 수 있다. (출처 인텔)

트랜지스터 구조의 진화 (왼쪽부터 차례대로) 전류 흐름이 평면 위에서 이뤄지는 Planar FET (평면형 트랜지스터), 3차원 구조 도입으로 게이트 제어력 강화한 FinFET(핀펫), 채널을 와이어 형태로 감싸면서 누설전류를 감소시킨 GAAFET (출처 삼성전자)

이러한 미세 공정 개발은 고스란히 반도체 업체의 수익으로 이어집니다. 반도체는 보통 설계를 담당하는 팹리스 기업이 생산을 담당하는 파운드리 기업에 웨이퍼 장당 주문하는 방식으로 세상의 빛을 봅니다.

웨이퍼는 고순도 실리콘 잉곳을 얇게 절단해 만든 원형 판인데요. 반도체 소자의 기본 기판 역할을 합니다. 반도체는 웨이퍼 표면에 빛에 민감한 포토레지스트 물질을 코팅하는 포토리소그래피→불필요한 물질을 제거해 원하는 구조를 만드는 에칭→전기적 특성을 변경하기 위한 이온 주입→얇은 막을 증착하는 박막 증착→절단(dicing) →절단된 칩을 기판에 부착하고 금속 케이스로 감싸는 패키징 과정을 거칩니다. 쉽게 말해 빛과 화학약품을 이용해 실리콘 위에 그림을 그리듯 패턴을 만들고, 그 위에 금속을 입힌 뒤, 필요 없는 부분은 깎아내 회로를 완성하는 것인데요. 이 과정을 수차례 반복해 정밀도와 완성도를 높입니다.

통상 12인치 기준 4nm 공정 웨이퍼 1장에서 최대 약 500개의 칩이 나옵니다. 1nm 공정으로 전환하면 트랜지스터 크기가 작아져 같은 웨이퍼에서 더 많은 칩을 생산할 수 있겠죠. 성능이 향상되고 크기는 줄어드니 가격은 더 올라갈 수밖에 없습니다. 오늘날 4nm 웨이퍼는 약 1만6000~2만달러 (2356만~2945만원) 정도에 주문 거래되지만, 1nm 웨이퍼는 5만 달러(7364만원)는 될 것으로 전망됩니다.

1nm 칩 경쟁에 불을 지핀 곳은 엔비디아입니다.

젠슨 황이 던진 화두, 2028년 파인만 아키텍처

젠슨 황 엔비디아 최고경영자(CEO)는 지난달 열린 연례행사 GTC를 통해 2028년에 ‘파인만 아키텍처’ GPU를 내놓겠다는 큰 로드맵을 발표했다.

젠슨 황 엔비디아 최고경영자(CEO)는 지난달 열린 연례행사 GTC를 통해 2028년에 ‘파인만 아키텍처’ GPU를 내놓겠다는 큰 로드맵을 발표했는데요. 반도체 업계는 파인만이 1nm 칩 공정에서 제작될 것으로 내다봅니다. 현재 엔비디아의 주류 칩인 H100은 초당 약 1970조번(1.97 PFLOPS)의 연산 성능을 보이는데요. 반도체 업계는 파인만 성능을 15~20 PFLOPS로 예상합니다. 초당 1.5경~2경번에 달하는 연산 능력입니다. 1nm 공정이 필요한 이유입니다.

반도체 업계는 이를 위해 위해 차세대 트랜지스터 개발에 박차를 가한 상태입니다. 반도체는 작게 만들면 만들수록 전류가 새는 ‘누설’ 문제에 직면하는데요. 이 때문에 미세할수록 트랜지스터 성능이 저하되는 딜레마에 빠집니다.

삼성전자는 이를 해결하고자 세계 최초로 3nm 공정에서 게이트올어라운드(GAA·Gate-All-Around) 구조를 도입했습니다. 종전 핀펫(FinFET) 방식이 트랜지스터의 전류 통로인 채널을 삼면에서 감쌌다면, GAA는 네 면을 감쌉니다. 즉 채널을 완전히 둘러싸 전류를 더 촘촘하게 조절할 수 있는 셈입니다. TSMC와 인텔 역시 2nm부터 GAA로 전환을 예고했습니다. 같은 GAA 기술을 기반으로 하지만, 개발 방향에는 다소 차이가 있습니다. 삼성전자는 나노시트 형태의 채널을 여러 개 수직으로 쌓은 MBCFET을 개발하고 있고, 인텔은 리본 모양의 채널 구조를 가진 리본펫을 연구하고 있으며, TSMC는 2나노미터 공정부터 나노시트 기반의 GAAFET를 도입할 계획입니다.

해야할 연구는 이 뿐 아닙니다. 크게 △ 매우 짧은 파장의 빛을 사용하는 극자외선(EUV) 노광 장비, 특히 ‘하이 뉴메리컬애퍼처 극자외선(High-NA EUV)’ 도입 △ 절연 효과를 높여 누설 전류를 줄이고 트랜지스터 성능을 유지하는 고유전율·금속 게이트(HKMG) 기술 △ 나노시트나 나노와이어와 같은 신소재를 활용한 소자 개발 △ 입체적인 회로 구성을 통한 공간 효율성을 높이는 3D 구조 설계 △ 원자 수준의 정밀한 공정 제어 기술 등입니다.

같은 듯 다른 듯...파운드리 업계의 로드맵

파운드리 시장 점유율 (출처 카운터포인트) UMC와 글로벌 파운드리간 합병 설이 있다.

파운드리 업계는 미래를 그리고 있습니다. TSMC는 1nm 세대에서도 애플 등 대형 고객사 확보를 토대로 점유율을 지키겠다는 복안입니다. 특히 미국 애리조나에 신설 시설(팹)을 구축하고 있지만, 1nm와 같은 첨단 공정은 대만에 짓겠다는 방침입니다. 삼성전자는 3nm에 조기 진입한 이래 양품 비율인 수율 향상에 방점을 찍은 상태입니다. 또 올해 2nm, 내년에 1nm대 개발 진입이라는 담대한 도전을 준비하고 있습니다. 인텔 역시 2026년 1.4nm, 2027년 1nm 개발을 한다는 방침입니다. 각사의 로드맵이 성공을 거둔다면, 2027년 전후에 1nm 반도체가 스마트폰과 태블릿 PC에 장착될 것으로 보입니다.

인류는 1984년 1마이크로미터(1μm) 칩을 처음 개발했습니다. 이후 2028년에 1nm대에 진입을 할 것으로 보입니다. 44년간 반도체 선폭을 무려 1000배나 줄이게 되는 셈입니다. 선폭이 줄어들면 줄수록 트랜지스터 밀집도는 기하 급수적으로 증가합니다. 1971년 인텔이 ‘인텔 4004’라는 칩을 내놓았을 때만 하더라도 IC당 트랜지스터는 불과 2300개에 그쳤는데요. 오늘날 ‘인텔 코어 i9’에는 무려 100억~200억개의 트랜지스터가 밀집돼 있습니다. 앞으로 10년 뒤에는 nm라는 단위마저 사라질 것으로 보입니다. 1nm 아래에는 원자 간격 수준인 피코미터(pm)라는 단위가 기다리고 있습니다.

리처드 파인만은 1959년 물리학 강연에서 이런 명언을 남겼습니다. “바닥 아래에도 충분한 공간이 있다.” 눈으로 보이지 않는 미시 세계에서의 무한한 기술 가능성을 예견한 대목인데요. 그로부터 70여 년이 지난 오늘날, 반도체 산업은 그야말로 그 ‘바닥(bottom)’ 밑까지 탐험하고 있는 셈입니다.

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